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unilogo Universität Stuttgart
Institut für Kommunikationsnetze und Rechnersysteme (IKR)

Vorlesung Technische Informatik I

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Technische Informatik I (Vorlesung mit Übung)

Vorlesung

Dipl.-Ing. Matthias Meyer

Übung

Dipl.-Ing. (FH) Johannes Häußler

Kontakt

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Angeboten im

Wintersemester

Sprache

Deutsch

Empfohlen für

5. Semester BSc
5./7. Semester Dipl.

Umfang

6 LP

Prüfung

schriftlich, 120 Minuten


 Beschreibung 

 Ankündigungen 

 Material 

Gliederung (Stand 11.10.2012, Änderungen vorbehalten)

1.

Elemente und Mechanismen der Register-Transfer-Ebene

 

Hardware-Entwurfsebenen

 

Beispiel: Minimalprozessor

 

Elemente der Register-Transfer Ebene

 

Beispiel: Implementierung des Minimalprozessors

 

Mikroprogrammierung

 

Beispiel: mikroprogrammierter Minimalprozessor

 

Beispiel: mikroprogrammierter Modellprozessor (CISC)

2.

Grundkonzepte von RISC-Prozessoren

 

Pipelining

 

Merkmale von RISC-Befehlssätzen

 

Pipeline-Abhängigkeiten

 

Implementierung des IKR RISC II

3.

Speicherhierarchie

 

Speicherarten

 

Caches

 

Virtueller Speicher

4.

Fortgeschrittene Konzepte moderner Prozessoren

 

Sprungvorhersage

 

Befehls-Scheduling